主题:[讨论]河里有搞射频功率放大器的吗,有问题请教 -- 吃好喝好
关于稳定性问题。
据我所知功放必须要在所有频率处稳定,而我设计的功放在工作频率处稳定,但是在有的频率处不稳定。
我的问题是,如果是有条件稳定,如何优化电路使得它在所有频率下稳定。
你的不稳定指的是什么?出现自激?
一般来说,加负反馈肯定有效,不过这可能要以损失增益为代价。
应该是自激,就是s12太大引起的,导致有的频率处mos管输入阻抗的实部为负值。
你说的负反馈怎么实现?我在网上看到有人说有这么几种手段:
1.在drain和gate间加一个串联RC
2.在gate串/并一个R
3.在drain串/并一个R
但加一个R不光影响gain还影响PAE啊,性能不就面目全非了吗。
老兄有什么具体建议请说说。
电感不影响放大器的直流特性。
另外,如果你有MOS管的具体型号,不妨到生产厂家的网站看看。厂家为了方便用户,常常会提供很有价值的建议和资料。比如这是Agilent Technologies的Application Note AN 154链接
我对电感的认识:
1.电感面积太大,一般尽量少用。
2.电感有比电容大的寄生电阻,产生额外功耗。
3.不隔直也就意味着把drain上的Vdd接到gate上了,改变了偏置电压。
所以用电感不好,不知道对不对。
我感觉在drain或gate上加电阻的初衷,是以牺牲增益和PAE为代价,把负阻抗变成正阻抗。
河里搞软件的比较多,要是多些搞ic设计的来讨论就好了。
我提电感并不意味着不用电容,只是LC电路比RC而言少消耗功率。LC也好,RC也好,都可以通过改变相位,在一定程度上避免自激。牺牲增益应该是最后的手段。
电感面积相对大,但电路设计有时需要综合考虑,做出一定的妥协。这也是为什么即使有软件的帮助,设计最终还是要靠人。
area penalty应该还好。
不会产生寄生电容影响管子吗
电感一般是back end工艺,fet是 front end工艺。寄生电容的影响可以通过foundry提供的model来仿真评估。
我看的论文上的版图都是管子离电感远远的,而且电感都好大个
比如电感用到M4 level的。而fet只到M1。论文里的版图不一定能看得清。我之所以说电感的area penalty可能没那么严重,是因为电路里还有电容,电阻。如果用前端工艺做电容,面积可也不小。那么这个时候,后端放电感,如果合理安排,总面积也许不会增加多少。